Early RTL Analysis for SCA Vulnerability in Fuzzy Extractors of Memory-Based PUF Enabled Devices
物理不可克隆函数（PUF）由于能够有效地利用制造过程中的固有可变性而在密码学社区中获得关注。然而，这意味着它们是噪声设备并且需要纠错机制，例如，通过使用模糊提取器（FE）。最近的工作表明，如果不采取对策，应用FE进行纠错可能会有新的机会破坏PUF。在本文中，我们解决了FE硬件实现的攻击模型，并提供了一个解决方案，早期识别的定时侧信道攻击（SCA）的漏洞，可以利用物理故障注入。这项工作的重要性源于这样一个事实，即FE是实现PUF启用设备中的重要构建块。在纠错处理期间通过定时侧信道泄漏的信息可能泄露FE输入数据，从而可能危及泄露秘密。因此，在RTL设计过程的早期识别潜在的泄漏是非常重要的。实验结果的基础上的RTL分析的几个Bose-Chaudhuri-Hocquenghem（BCH）和里德-所罗门解码器的PUF使能设备与FE证明所提出的方法的可行性。
2020-08-19 cs.CR
RTL-PSC: Automated Power Side-Channel Leakage Assessment at Register-Transfer Level
University of Florida（佛罗里达大学）；National Institute of Standards and Technology（国家标准与技术研究院）
针对早期设计阶段硬件功耗侧信道脆弱性评估不足的问题，本文提出RTL-PSC自动化框架，通过RTL功能仿真估算功耗，结合KL散度与成功率指标评估泄漏，经AES设计验证有效，还可定位高脆弱性模块以辅助防护。
2019-01-17 cs.CR
Talking Trojan: Analyzing an Industry-Wide Disclosure
虽然漏洞研究通常侧重于技术发现和公开发布后的行业反应，但我们提供了对故事其余部分的分析：从发现到公开发布的协调披露过程。影响大多数编译器、解释器、代码编辑器和代码存储库的全行业“特洛伊木马源”漏洞提供了一个有趣的自然实验，使我们能够比较公司与非营利组织以及管理自己响应的公司与外包公司的响应。我们记录了与错误奖励计划、政府披露援助、学术同行评审和新闻报道的互动，以及其他一些话题。我们比较了对源代码攻击的响应与对采用机器学习技术的NLP系统的类似攻击的响应。最后，我们提出了改善全球协调披露体系的建议。
2022-09-22 cs.CR
A Pragmatic Methodology for Blind Hardware Trojan Insertion in Finalized Layouts
集成电路（IC）的一个潜在漏洞是在制造过程中插入硬件特洛伊木马（HT）。了解这种攻击的实用性，可以导致适当的措施，减轻it. In本文中，我们展示了一个务实的框架，分析HT敏感性的最终布局。我们的框架是一个制造时间的攻击，假设对手只能访问电路的布局表示的代表。该框架利用工程变更单（ECO）流程将特洛伊木马程序插入到流片就绪布局中。利用逆向工程技术对受攻击的安全节点进行盲搜索。在我们的实验研究中，我们使用了三个加密核心（AES-128，SHA-256和RSA）和一个微控制器（RISC-V）作为目标。我们为我们的框架探索了触发器、有效负载和目标的96种组合。我们的研究结果表明，即使在高密度的设计，隐蔽插入复杂的木马是可能的。所有这一切，同时保持原来的目标逻辑，对功耗和性能的影响最小。此外，从我们的探索，我们得出结论，这是太天真，只利用放置资源作为衡量HT脆弱性。这项工作强调，HT插入成功是一个复杂的功能的位置，路由资源，位置的攻击节点，并进一步设计特定的特性。因此，我们的框架不仅仅是一种攻击，我们提出了最先进的分析工具来评估HT插入到最终布局中的脆弱性。
2022-08-19 cs.CR
Hardware Trojan Detection using Graph Neural Networks
集成电路（IC）供应链的全球化已经将大部分设计、制造和测试过程从单一的可信实体转移到世界各地的各种不可信的第三方实体。使用不受信任的第三方知识产权（3 PIP）的风险是，攻击者可能会插入被称为硬件特洛伊木马（HT）的恶意修改。这些HT可能会损害完整性，降低性能，并拒绝预期设计的功能。在文献中已经提出了各种HT检测方法;然而，许多方法由于依赖于黄金参考电路、检测范围有限、需要手动代码审查或无法扩展大型现代设计而达不到要求。我们提出了一种新的黄金无参考HT检测方法，用于寄存器传输级（RTL）“与”门级网表，利用图神经网络（GNN）通过硬件设计的数据流图（DFG）表示来学习电路的行为。我们通过扩展Trusthub HT基准测试\cite{trusthub1}在自定义数据集上评估我们的模型。结果表明，我们的方法检测未知的HT与97%的召回率（真阳性率）非常快，在21.1毫秒的RTL和84%的召回率在13.42秒的门级网表。
2022-04-25 cs.AR cs.CR
An Automated Framework for Generating Stealthy Cell-Embedded Hardware Trojans
George Mason University（乔治梅森大学）；University of Florida（佛罗里达大学）
研究硬件木马威胁，提出用受损标准单元实现自动生成嵌入式硬件木马的框架，通过分析设计、识别候选单元并应用有效载荷模板来生成实例，实验表明该框架有效，凸显当前检测假设差距及单元感知验证需求。
2026-07-09 cs.CR
SecureRAG-RTL: A Retrieval-Augmented, Multi-Agent, Zero-Shot LLM-Driven Framework for Hardware Vulnerability Detection
School of Computing, Wichita State University（计算机科学学院，威斯康星州立大学）；Department of Electrical and Computer Engineering, Auburn University（电气与计算机工程系，阿伯茨兰大学）；IBM
SecureRAG-RTL通过检索增强生成方法提升硬件漏洞检测准确率，实现30%的性能提升并公开基准数据集支持未来研究。
2026-03-05 cs.AI cs.CR
SENTAUR: Security EnhaNced Trojan Assessment Using LLMs Against Undesirable Revisions
New York University（纽约大学）
针对集成电路供应链中的硬件木马风险，提出基于大语言模型的SENTAUR框架，无需学习周期即可生成并净化RTL级HT实例，实现快速评估，且可推广至自动功能修改。
2024-07-17 cs.AI cs.AR cs.CR
A Stealthy Hardware Trojan Exploiting the Architectural Vulnerability of Deep Learning Architectures: Input Interception Attack (IIA)
Tennessee Technological University（田纳西理工大学）
深度学习架构（DLA）在计算机视觉、自然语言处理等领域表现出了令人瞩目的性能，由于计算量和内存要求较高，很多DLA都利用云计算来实现分类。由云计算引起的隐私和延迟问题激发了在嵌入式硬件加速器上部署DLA。为了缩短上市时间并获得全球专家的支持，硬件加速器上最先进的DLA部署技术被外包给不受信任的第三方。这种外包引起了安全问题，因为硬件特洛伊木马可以被插入到硬件加速器的映射DLA的硬件设计中。我们认为，现有的硬件木马攻击突出的文献中没有定性的手段如何确定他们是触发的木马。此外，大多数插入的特洛伊木马在触发特洛伊木马或有效负载处于活动状态时，加速器上使用的硬件资源数量会出现明显的峰值。在本文中，我们介绍了一种硬件木马攻击称为输入拦截攻击（IIA）。在这种攻击中，我们利用逐层输出的统计特性来确保不被窃取。我们的国际投资协定能够在一定程度上明确地触发。此外，该IIA攻击在用于分类MNIST和Cifar-10数据集的DLA上进行了测试。受攻击的设计使用大约高达2%以上的LUT分别相比，未妥协的设计。最后，本文讨论了潜在的防御机制，可用于打击这种硬件木马为DLA的硬件加速器为基础的攻击。
2021-01-27 cs.CR cs.LG stat.ML
A Novel Tampering Attack on AES Cores with Hardware Trojans
近年来，由于半导体制造的进步和每个晶体管成本的降低，集成电路（IC）中的密码原语的实现持续增加。硬件实现使加密操作更快，更节能。然而，已经提出了旨在提取秘密密钥以破坏这些原语的安全性的各种硬件攻击。针对目前广泛使用的高级加密标准（AES）分组密码算法，分析了其在篡改攻击下的脆弱性。我们提出的攻击依赖于由不受信任的代工厂在网表中植入硬件木马，该代工厂可以设计和实现这样的木马，因为它可以访问设计布局和掩码信息。硬件特洛伊木马的激活通过阻止所有先前回合的密钥相关计算的影响来修改特定回合的输入数据。我们建议使用一个顺序的硬件木马来提供有效载荷在输入的内部轮实现这种修改的数据。一旦特洛伊木马被激活，所有内部子密钥，以及最后的秘密密钥都可以从观察到的密文中计算出来。我们实现了我们提出的篡改攻击的顺序硬件木马插入到一个128位的AES设计从OpenCores基准套件和报告的面积开销，以证明拟议的篡改攻击的可行性。
2020-08-07 cs.CR
RTLGuard: A Lightweight Teacher-Student Defense for Poisoned RTL Code Generation Models
Department of Electrical and Computer Engineering (ECE), University of Central Florida（中佛罗里达大学电气与计算机工程系）
RTLGuard是一种轻量级师生防御方法，通过小规模干净教师模型、复合师生目标及特征对齐等，降低中毒RTL代码生成模型的攻击成功率，同时保留代码功能正确性与可综合性。
2026-08-27 cs.AR cs.CR
MARVEL: Multi-Agent RTL Vulnerability Extraction using Large Language Models
NYU Tandon School of Engineering（纽约大学Tandon工程学院）
MARVEL通过多智能体框架利用大语言模型，高效识别RTL代码中的安全漏洞，发现有效漏洞和警告，提升硬件安全验证效率。
2026-02-23 cs.AI cs.CR
LASHED: LLMs And Static Hardware Analysis for Early Detection of RTL Bugs
LASHED结合大语言模型与静态分析，通过识别资产、消除误报和解释违规来克服彼此局限性，实现早期硬件安全漏洞检测，在87.5%的实例中准确识别出CWEs。
2025-04-30 cs.CR
SafeTune: Mitigating Data Poisoning in LLM Fine-Tuning for RTL Code Generation
University of Central Florida（中佛罗里达大学）
SafeTune通过结合图神经网络和语义验证模块，有效过滤数据污染，提升LLM微调的鲁棒性和可靠性，不改变底层模型架构。
2026-04-29 cs.AR cs.CR
Power Side-Channel Analysis of the CVA6 RISC-V Core at the RTL Level Using VeriSide
Politecnico di Torino（都灵理工大学）
本文通过VeriSide分析CVA6 RISC-V核心在RTL级别的电源侧通道，发现其存在显著的密钥泄露风险，强调了早期RTL评估对安全设计的重要性。
2025-12-23 cs.AR cs.CR
Graph Neural Networks for Hardware Vulnerability Analysis -- Can you Trust your GNN?
第三方实体参与全球化的半导体供应链带来了潜在的安全漏洞，例如知识产权盗版和硬件木马（HT）插入。图神经网络（GNN）由于其在图结构数据（例如电路）上的优异性能而被用于解决各种硬件安全威胁。然而，GNN也容易受到攻击。这项工作研究了GNN用于检测硬件威胁（如HT）及其易受攻击性的使用。我们提出了BadGNN，这是一种对GNN的后门攻击，可以通过微小的电路扰动隐藏HT并以100%的成功率逃避检测。我们的研究结果强调，在GNN可以安全地用于安全关键型应用程序之前，需要进一步研究GNN的安全性和鲁棒性。
2023-03-29 cs.CR
Automated Hardware Trojan Insertion in Industrial-Scale Designs
Department of Electrical and Computer Engineering, University of Illinois Chicago（电气与计算机工程系，伊利诺伊大学芝加哥分校）
针对工业级SoC因规模大、公开基准小且手工制作、发布恶意RTL有风险导致HT检测器实证评估困难的问题，提出一种自动化可扩展方法，通过解析网表、用SCOAP指标探索罕见区域、生成功能保留的HT样模式，为检测工具提供挑战实例，推动安全研究。
2025-11-11 cs.CR cs.LG
VeriCHERI: Exhaustive Formal Security Verification of CHERI at the RTL
本文提出VeriCHERI，一种无需ISA规范的RTL层级安全验证方法，通过四个无界属性针对机密性和完整性目标，对CHERI硬件实现进行详尽的形式化安全验证。
2024-07-26 cs.CR
CWEEP: A Lexical Static Analysis Framework for CWE Early Prevention
University of Calgary（卡尔加里大学）
CWEEP是一种用于RTL安全弱点检测的静态分析框架，无需详细安全规范即可在RTL开发早期使用，能定位漏洞并提供修复建议，在3874个有漏洞模块数据集上的正确警告率达60.8%，远优于同类工具。
2026-08-03 cs.CR
SIMCom: Statistical Sniffing of Inter-Module Communications for Run-time Hardware Trojan Detection
Technische Universität Wien (TU Wien)（维也纳工业大学（TU Wien））；Tennessee Tech University（田纳西理工大学）；National University of Sciences and Technology (NUST)（国立科技大学（NUST））
及时检测硬件木马（HT）已成为安全集成电路的主要挑战。我们提出了一个运行时间的HT检测方法，采用了多参数的统计流量建模的通信信道在一个给定的片上系统（SoC），命名为SIMCom。其主要思想是使用多个侧信道信息（如Hurst指数、注入分布的标准偏差和跳数分布）对通信进行建模，以准确识别基于HT的在线异常（影响通信而不影响协议或控制信号）。在设计时，我们的方法采用了“属性规约语言“来定义和嵌入断言的RTL，指定一个给定的SoC的正确的通信行为。在运行时间，它监视异常的通信行为，通过检查这些断言的执行模式。为了说明，我们评估了三个SoC的SIMCom，即，SoC 1（4个单核MC 8051和MCU模块）、SoC 2（4个单核MC 8051、AES、以太网、memcable、BasicRSA、RS232模块）和SoC 3（4个单核LEON 3相互连接和AES、以太网、memcable、BasicRSA、RS 23 s模块微控制器）。实验结果表明，SIMCom能够以小于1%的面积和功耗开销检测出所有基准木马（可在trust-hub上使用）。
2020-05-23 cs.CR cs.LG stat.ML
TrojanWhisper: Evaluating Pre-trained LLMs to Detect and Localize Hardware Trojans
New Mexico State University（新墨西哥州立大学）；Miami University（迈阿密大学）；North Carolina A&T State University（北卡罗来纳农工州立大学）
该研究提出TrojanWhisper工具，首次系统评估GPT-4o等通用预训练大语言模型在无微调下对RTL设计中硬件木马的检测与定位能力，验证了LLM在硬件安全领域的应用潜力并指出改进方向。
2024-12-10 cs.AI cs.CR
MacLeR: Machine Learning-based Run-Time Hardware Trojan Detection in Resource-Constrained IoT Edge Devices
Technische Universität Wien (TU Wien)（维也纳工业大学）；Tennessee Tech. University（田纳西理工大学）；National University of Sciences and Technology (NUST)（国立科技大学）；United Arab Emirates University（阿联酋大学）；New York University Abu Dhabi (NYU AD)（纽约大学阿布扎比分校）
传统的基于学习的运行时间硬件木马检测方法需要复杂且昂贵的片上数据采集框架，从而导致高面积和功率开销。为了解决这些挑战，我们建议利用微处理器的执行指令之间的功率相关性，建立一个基于机器学习的运行时间硬件木马（HT）检测框架，称为MacLeR。为了减少数据采集的开销，我们提出了一个单一的电源端口电流采集块，使用时分复用的电流传感器，提高了精度，同时减少面积开销。我们已经实现了一个实际的解决方案，通过分析多个HT基准测试插入在一个系统级芯片（SoC）的RTL组成的四个LEON 3处理器集成与其他IP，如vga_lcd，RSA，AES，以太网和内存控制器。我们的实验结果表明，与最先进的HT检测技术相比，MacLeR实现了10%的HT检测精度（即，96.256%），同时导致面积和功率开销减少7倍（即，SoC面积的0.025%和SoC功率的<0.07%）。此外，我们还分析了工艺变化和老化对提取的功率分布和MacLeR的HT检测精度的影响。我们的分析表明，细粒度的功率曲线的变化，由于高温显着高于细粒度的功率曲线的变化所造成的工艺变化（PV）和老化效应。此外，我们的分析表明，平均而言，当仅考虑PV和具有最坏情况老化的PV时，MacLeR中的HT检测准确度下降分别小于1%和9%，这比最先进的基于ML的HT检测技术的情况小约10倍。
2020-11-21 cs.CR cs.LG
BugWhisperer: Fine-Tuning LLMs for SoC Hardware Vulnerability Detection
Department of Electrical and Computer Engineering, University of Florida（电子与计算机工程系，佛罗里达大学）
提出BugWhisperer框架，通过微调开源LLM并构建硬件漏洞数据库，实现SoC RTL漏洞自动检测，提升验证效率与灵活性。
2025-05-28 cs.AI cs.CR
Transformers for Secure Hardware Systems: Applications, Challenges, and Outlook
本文综述了Transformers在硬件安全领域的应用进展，涵盖侧信道分析、硬件木马检测等关键领域，并探讨了实际挑战与未来研究方向，为AI驱动的下一代硬件安全防御奠定基础。
2025-05-28 cs.CR
HarmChip: Evaluating Hardware Security Centric LLM Safety via Jailbreak Benchmarking
NYU Tandon School of Engineering, USA（纽约大学坦登工程学院）；NYU Abu Dhabi, UAE（纽约大学阿布扎比分校）；Kansas State University, USA（堪萨斯州立大学）
本文提出HarmChip基准测试，评估LLM在硬件安全领域的禁用脆弱性，涵盖16个领域、120种威胁和360个提示，揭示了先进LLM在安全查询与伪装攻击间的矛盾表现。
2026-04-18 cs.CR
Anywhere, Any-Stymie: Remote Activation of Trojan Malware on LiDAR with Modulated Signals
Duke University（杜克大学）
本研究设计了一种嵌入LiDAR固件的特洛伊恶意软件，并利用光学触发通过调制信号远程激活，实现虚假目标注入和真实目标抑制，威胁自动驾驶安全。
2026-10-21 cs.CR cs.SY eess.SY
Scalable Test Generation to Trigger Rare Targets in High-Level Synthesizable IPs for Cloud FPGAs
本文提出一种针对云FPGA中HLS设计IP的测试方法，结合灰盒模糊测试与符号执行技术，有效检测隐藏在罕见条件下的硬件木马，显著提升了覆盖率与效率。
2024-05-30 cs.CR cs.SE
Assertain: Automated Security Assertion Generation Using Large Language Models
University of Florida（佛罗里达大学）
本文提出Assertain框架，通过RTL分析、CWE映射和威胁模型智能，利用大语言模型生成安全属性和可执行SystemVerilog断言，提升硬件安全验证效率与准确性。
2026-04-02 cs.CR
Evolutionary Large Language Models for Hardware Security: A Comparative Survey
本文综述了在设计阶段利用大型语言模型自动检测与缓解硬件安全漏洞的方法，比较了现有模型的可扩展性与可解释性，并提出了开发专用架构与融合领域知识等未来研究方向。
2024-04-25 cs.CR
HAMLOCK: HArdware-Model LOgically Combined attacK
HAMLOCK是一种新型攻击，通过在硬件-软件边界分布攻击逻辑，利用硬件 Trojan 操纵输出 logits 实现隐秘的模型后门攻击，无需修改模型权重，且能绕过现有防御措施。
2026-03-16 cs.CR cs.LG
The Unpatchable Silicon: A Full Break of the Bitstream Encryption of Xilinx 7-Series FPGAs
FPGA的安全性是一个至关重要的话题，因为如果在安全设计中使用，硬件中的任何漏洞都可能造成严重后果。由于FPGA设计以比特流编码，因此确保比特流的安全至关重要。对手有许多动机来恢复和操纵比特流，包括设计克隆、IP盗窃、设计操纵或设计颠覆，例如，通过硬件木马。鉴于FPGA通常是网络物理系统的一部分，例如，在航空、医疗或工业设备中，这甚至可能导致身体伤害。因此，供应商引入了比特流加密，提供真实性和机密性。尽管过去曾提出过针对比特流加密的攻击，例如，这些攻击需要复杂的设备和相当多的技术专长。在本文中，我们介绍了新的低成本攻击Xilinx 7系列（和Virtex-6）的比特流加密，导致完全丧失的真实性和机密性。我们利用一个设计缺陷，分段泄漏解密的比特流。在攻击中，FPGA被用作解密预言机，而只需要访问配置接口。该攻击不需要任何复杂的工具，并且根据目标系统，可能会远程启动。除了攻击之外，我们还讨论了几种对策。
2021-05-28 cs.CR
LLMs for Secure Hardware Design and Related Problems: Opportunities and Challenges
New York University Abu Dhabi（纽约大学阿布扎克分校）；NYU Tandon School of Engineering（纽约大学塔能工程学院）
本文探讨了大语言模型在电子设计自动化和硬件安全领域的应用，分析了其在生成RTL代码、自动生成测试平台以及弥合高层次规格与硅芯片之间语义差距方面的潜力，同时指出了其引入的严重安全漏洞，并总结了当前研究的最新进展和未来研究方向。
2026-06-04 cs.AR cs.CR cs.LG
LAsset: An LLM-assisted Security Asset Identification Framework for System-on-Chip (SoC) Verification
Department of Electrical and Computer Engineering, University of Florida（佛罗里达大学电气与计算机工程系）
本文提出LAsset框架，利用大语言模型自动识别SoC和IP设计中的安全资产，提升安全验证效率与准确性，实验显示其在SoC设计中召回率达90%，IP设计中达93%。
2026-04-07 cs.AI cs.CR
