Online Control Synthesis for Uncertain Systems under Signal Temporal Logic Specifications
研究了不确定离散时间系统在信号时序逻辑（STL）规范下的在线控制综合问题。不同于现有的技术，这项工作提出了一种基于STL，可达性分析，和时态逻辑树的方法。首先，提出了一种实时版本的STL语义和一种基于管的时态逻辑树（tTLT）。我们表明，tTLT是一个欠近似的STL公式，在这个意义上说，一个轨迹满足tTLT也满足相应的STL公式。其次，设计了一种在线控制综合算法。证明了当STL公式鲁棒可满足且系统的初始状态属于tTLT的初始根节点时，保证了控制综合算法生成的轨迹满足STL公式。仿真实例和实际实验验证了该方法的有效性。
2023-03-17 cs.SY eess.SY
Robust Data-Driven Controller Synthesis from Sampled and Uncertain Frequency Response Estimates using Integral Quadratic Constraints
Eindhoven University of Technology（埃因霍温理工大学）；Institute for Computer Science and Control, Budapest, Hungary（布达佩斯计算机科学与控制研究所）
本文提出一种基于积分二次约束（IQCs）的新型MIMO控制器综合方法，通过构建凸优化问题解决现有数据驱动方法的频率间行为捕捉缺陷，经工业半导体设备实测数据验证了其有效性。
2026-10-15 cs.SY eess.SY
Control Synthesis of Nonlinear Sampled Switched Systems using Euler's Method
CMLA, CNRS & ENS Paris-Saclay（CMLA, 法国国家科学研究中心与巴黎萨克雷高等师范学院）；LMT, CNRS & ENS Paris-Saclay（LMT, 法国国家科学研究中心与巴黎萨克雷高等师范学院）；LSV, CNRS, INRIA & ENS Paris-Saclay（LSV, 法国国家科学研究中心、法国国家信息与自动化研究所与巴黎萨克雷高等师范学院）
本文提出了一种针对非线性采样切换系统控制综合的方法，该系统向量场满足单侧利普希茨条件。通过欧拉方法构建近似模型以生成保证控制，通过选择合适的时空离散化来限制符号建模引入的误差。
2017-04-11 cs.NA cs.SY eess.SY
Modularized Control Synthesis for Complex Signal Temporal Logic Specifications
本文提出一种将复杂信号时序逻辑（STL）规范在时间上分离为短子公式的框架，并开发模块化综合算法以提升控制综合效率，其有效性经仿真验证。
2023-09-15 cs.SY eess.SY
STL2vec: Signal Temporal Logic Embeddings for Control Synthesis With Recurrent Neural Networks
在本文中，学习的递归神经网络（RNN）控制器，最大限度地提高信号时序逻辑（STL）规范的鲁棒性的方法。与以前的方法相比，我们考虑合成RNN控制器，用户可以从多个STL规范中任意选择STL规范。为了获得这样的控制器，我们提出了一个新的概念，称为STL 2vec，它代表了STL规范的矢量表示，并展示了它们的相似之处。STL2vec的构造是有用的，因为它允许我们提高RNN控制器的效率和性能。通过路径规划问题的实例验证了该方法的有效性。
2021-12-17 cs.SY eess.SY
Temporal Relaxation of Signal Temporal Logic Specifications for Resilient Control Synthesis
我们引入了一个度量，可以量化的信号时序逻辑（STL）规范的时间松弛，并促进弹性控制合成在面对不可行的。建议的度量量化的累积概念的子任务之间的放松，并尽量减少它产生的结构变化，在原来的STL规范的i）修改时间间隔，ii）删除子任务完全如果需要的。为此，我们制定了一个最优控制问题，提取状态和输入序列，最小限度地违反时间要求，同时实现所需的谓词。我们编码这个问题的计算效率的混合整数程序的形式。我们展示了一些新的度量的性质的理论结果。最后，我们提出了一个案例研究的机器人，最低限度地违反了所需的任务的时间限制，在面对的不可行性。
2022-12-11 cs.SY eess.SY
Control Synthesis for Multi-Agent Systems under Metric Interval Temporal Logic Specifications
ACCESS Linnaeus Center, School of Electrical Engineering and KTH Center for Autonomous Systems, KTH Royal Institute of Technology（林奈 ACCESS 中心、电气工程学院及 KTH 自主系统中心，KTH 皇家理工学院）
本文提出了一种自动合成多智能体系统控制序列的框架，通过抽象过渡系统和度量区间时序逻辑规范，确保闭环系统满足实时布尔属性要求。
2017-03-08 cs.SY eess.SY
You Don't Know When I Will Arrive: Unpredictable Controller Synthesis for Temporal Logic Tasks
本文研究安全约束下时序逻辑的控制器合成问题，通过提出预测未来控制效果的新型信息结构和可靠完备的算法，确保系统行为对被动入侵者不可预测并完成既定任务。
2023-05-23 cs.SY eess.SY
Control Barrier Functions for Abstraction-Free Control Synthesis under Temporal Logic Constraints
时序逻辑已被广泛用于表示复杂的任务规格的信息物理系统（CPS）。在时序逻辑约束下综合CPS控制器的单向式方法之一是首先将CPS抽象为离散转换系统，然后应用形式化方法。然而，这种方法在计算上要求很高，并且由于维数灾难，其可扩展性受到影响。在本文中，我们提出了一个控制障碍函数（CBF）的方法，抽象自由控制综合下的线性时序逻辑（LTL）的约束。我们首先构造确定性拉宾自动机的规格和计算接受运行。然后，我们计算一个序列的LTL公式，其中每一个必须满足在特定的时间间隔，并证明，满足该序列的公式是足以满足LTL规格。最后，我们通过构造一个合适的CBF来计算满足每个公式的控制策略。我们提出了一个二次规划来计算控制器，并显示使用所提出的方法合成的控制器保证系统满足LTL规格，提供的二次规划是可行的，在每个时间步。数值算例研究表明，所提出的方法。
2020-07-28 cs.SY eess.SY
Compositional Synthesis of Signal Temporal Logic Tasks via Assume-Guarantee Contracts
针对连续时间非线性互联系统的STL任务，本文提出基于假设-保证契约的组合控制框架，并设计去中心化闭式反馈控制器，通过数值示例验证有效性。
2022-03-18 cs.SY eess.SY
Automated Synthesis of Safe Digital Controllers for Sampled-Data Stochastic Nonlinear Systems
我们提出了一种新的方法，为系统的非线性动态，噪声输出测量，和随机干扰的数字控制器的自动合成与正式的安全保证。我们的方法推导出数字控制器，使相应的闭环系统，建模为一个采样数据的随机控制系统，满足安全规格的概率高于给定的阈值。所提出的合成方法交替两个步骤：生成候选控制器PC，和验证的候选人。通过最大化安全概率的蒙特卡罗估计，并通过使用未经验证的ODE求解器来模拟系统，可以找到pc。因此，这样的候选是次优的，但是可以非常快速地生成。为了排除不稳定的候选控制器，我们证明并利用李雅普诺夫的采样数据非线性系统的不稳定性的间接方法。在随后的验证步骤中，我们使用基于SMT（可满足性模理论）的经验证的求解器来计算pc安全概率的数值和统计有效置信区间。如果这样获得的概率不高于阈值，我们通过增加控制器度来扩展候选者的搜索空间。我们评估我们的技术在三个案例研究：人工胰腺模型，动力系统控制模型，和一个四槽过程。
2019-01-10 cs.SC cs.SY eess.SY
Formal controller synthesis for hybrid systems using genetic programming
针对具有安全性和可达性指标子集的一般混杂系统，提出了一种形式控制器自动综合的框架。该框架使用遗传编程来自动协同合成控制器和候选Lyapunov函数。这些候选的李雅普诺夫函数被用来正式验证控制规范，并证明其正确性使用可满足性模理论求解器。这种方法的优点是：不限制多项式系统，合成的控制器表示为紧凑的表达式，并没有明确的解决方案的结构必须事先指定。我们证明了所提出的框架的有效性，在几个案例研究，包括非多项式系统，采样数据系统，系统有界不确定性，切换系统，跳跃系统。在几个案例研究中，包括非多项式系统，采样数据系统，有界不确定性系统，切换系统和跳跃系统。
2020-09-15 cs.SY eess.SY
Multi-Agent Control Synthesis from Global Temporal Logic Tasks with Synchronous Satisfaction Requirements
本文研究异构智能体在全局时序逻辑任务下的控制问题，提出基于全局STL公式和同步鲁棒性度量的MILP编码方法，实现高同步性与最小代价的运动规划，且计算复杂度仅为线性。
2024-11-14 cs.SY eess.SY
Reachability-based Control Synthesis under Signal Temporal Logic Specifications
在本文中，我们研究的控制器设计问题的线性扰动系统下的信号时序逻辑（STL）规格施加空间和时间的限制系统的行为。我们首先实现基于zonotope的技术划分的状态空间到有限的细胞，然后提出了一个评估机制，重新安排的STL规范的时间约束，最后分解的全球STL公式到有限的本地STL公式。以这种方式，每个单元具有局部控制设计问题，该局部控制设计问题被进一步公式化为局部优化问题。针对每一个局部优化问题，我们利用区域空间的性质和可达性分析设计了由前馈和反馈部分组成的局部控制器。通过求解所有的局部优化问题，所有的局部控制器组合，以保证全局STL规格。最后，给出了一个数值例子来说明推导的结果。
2021-10-15 cs.SY eess.SY
A Learning Based Approach to Control Synthesis of Markov Decision Processes for Linear Temporal Logic Specifications
University of California, Berkeley（加州大学伯克利分校）
本文提出通过构建产品马尔可夫决策过程来合成满足线性时序逻辑规范的控制器，利用学习理论技术处理未知转移概率的情况，并通过交通控制案例验证方法的有效性。
2014-09-18 cs.SY eess.SY
Temporal Logic Trees for Model Checking and Control Synthesis of Uncertain Discrete-time Systems
我们提出的算法进行模型检测和控制综合的离散时间不确定系统的线性时序逻辑（LTL）规范。我们通过可达性分析从LTL公式构造时态逻辑树（TLT）。与基于自动机的方法相比，TLT的构造对于无限系统是无抽象的，也就是说，我们不构造无限系统的离散抽象。此外，对于一个给定的转移系统和LTL公式，我们证明了存在普遍的TLT和存在的TLT的最小和最大可达性分析，分别。我们表明，普遍的TLT是一个欠近似的LTL公式和存在的TLT是一个过近似。利用TLT近似，给出了判定过渡系统是否满足LTL公式的充分条件和必要条件。作为这项工作的一个主要贡献，对于一个受控转移系统和一个LTL公式，我们证明了一个受控TLT可以通过控制相关的可达性分析从LTL公式构造。基于受控TLT，我们设计了一种在线控制综合算法，在该算法下，可以在每个时间步生成一组可行的控制输入。我们还证明了该算法是递归可行的。我们说明了所提出的方法，有限和无限的系统和突出的一般性和在线可扩展性与两个模拟的例子。
2020-07-05 cs.SY eess.SY
Counterexample-Guided Synthesis of Robust Discrete-Time Control Barrier Functions
本文针对鲁棒离散时间控制障碍函数训练中的集合保守性问题，提出反例引导的迭代验证综合框架，以获得全域有效的R-DTCBF并支持安全控制器在线优化。
2025-06-16 cs.SY eess.SY math.OC
Diagnosis and Repair for Synthesis from Signal Temporal Logic Specifications
University of California, Berkeley（加州大学伯克利分校）；United Technologies Research Center（联合技术研究中心）
本文研究了混合系统在信号时间逻辑规范下的诊断与修复问题，提出基于模型预测控制框架的控制器综合方法，通过混合整数线性规划解决不可行性问题，并提供修复建议。
2016-02-04 cs.LO cs.SY eess.SY
Controller synthesis method for multi-agent system based on temporal logic specification
针对半合作半竞争多智能体概率离散事件系统，本文提出基于线性时序逻辑规范并结合概率模型检测的控制器综合算法，并通过案例验证其有效性。
2025-08-31 cs.FL cs.MA cs.SY
Synthesis of Switching Rules for Ensuring Reachability Properties of Sampled Linear Systems
LSV, ENS Cachan \& CNRS, 94230 Cachan, France；SATIE, ENS Cachan \& CNRS, 94230 Cachan, France
针对周期采样分段线性动力学系统，提出间接抽象为有限离散事件系统和直接在连续状态空间上工作的两种方法，综合切换规则以确保系统始终停留在给定区域，并通过DC-DC升压转换器案例验证。
2011-11-14 cs.LO cs.SY eess.SY
Control Synthesis using Signal Temporal Logic Specifications with Integral and Derivative Predicates
University of Minnesota（明尼苏达大学）
在许多应用中，信号的积分和导数携带有价值的信息（例如，在时间窗口上的累积成功、变化率）。在本文中，我们扩展了信号时序逻辑（STL）的表达能力，通过引入谓词，可以定义丰富的属性相关的积分和导数的信号。对于控制合成，新的谓词被编码成混合整数线性不等式，并用于制定一个混合整数线性规划，以找到一个轨迹，满足STL规范。我们讨论了使用新的谓词的好处，并说明他们在一个案例研究中显示的影响，新的谓词上的轨迹的自主机器人。
2021-03-26 cs.RO cs.SY eess.SY
Automated Formation Control Synthesis from Temporal Logic Specifications
Eindhoven University of Technology（埃因霍温理工大学）
本文针对多机器人集群在结构化环境中执行时序逻辑规范任务的问题，提出一种具备安全性与收敛性保证的控制器综合框架，可自主切换编队并应对环境事件，并通过多四旋翼导航仿真验证其有效性。
2023-09-15 cs.RO cs.SY eess.SY
Ternary Logic Encodings of Temporal Behavior Trees with Application to Control Synthesis
University of Maryland, College Park（马里兰大学学院公园分校）
本文提出基于三值信号时序逻辑的三值逻辑时间行为树编码，用于构建线性动态系统的正确-by-设计控制策略，通过混合整数优化解决最优控制问题。
2026-10-06 cs.RO cs.SY eess.SY
Provably Correct Controller Synthesis of Switched Stochastic Systems with Metric Temporal Logic Specifications: A Case Study on Power Systems
School for Engineering of Matter, Transport, and Energy, Arizona State University（亚利桑那州立大学物质、运输与能源工程学院）；Argonne National Laboratory（阿贡国家实验室）
针对具有度量时序逻辑（MTL）规范的切换随机控制系统，提出了一种可证明正确的控制器综合方法。首先给出了切换随机控制系统的随机控制互模拟函数，该函数以概率的方式限制了切换随机控制系统与其标称确定性控制系统之间的轨迹发散.然后，我们开发了一种方法来计算最优控制输入的确定性控制系统的标称轨迹与初始状态变化和随机不确定性的鲁棒性解决一个优化问题。我们实现了我们的鲁棒随机控制器的综合方法上的四总线电力系统和九总线电力系统下的发电损耗干扰，MTL规格表示的要求，电网频偏，风力涡轮发电机转子速度的变化和功率流的限制，在不同的电力线。
2021-03-26 cs.AI cs.SY eess.SY
Learning-enabled Parameter Synthesis for Nonlinear Systems from Signal Temporal Logic
University of California, Berkeley（加州大学伯克利分校）；Boston University（波士顿大学）；University of Maryland, College Park（马里兰大学帕克分校）
针对无目标时间序列数据的情况，提出为非线性系统综合参数以满足连续时间STL规范的方法，利用梯度优化与可达性验证在高维参数空间学习，在三个系统上验证了方法的有效性与可扩展性。
2026-07-21 cs.LG cs.SY eess.SY
Automaton-Guided Control Synthesis for Signal Temporal Logic Specifications
University of Colorado Boulder（科罗拉多大学博尔德分校）
本文提出了一种基于信号时序逻辑（STL）规范的连续动力系统控制综合算法框架。我们提出了一种新的算法，以获得一个时间划分的有限自动机从STL规范，并介绍了一个多层的框架，利用这个自动机引导基于采样的搜索树在空间和时间。我们的方法是能够合成一个控制器的非线性动力学和多项式谓词功能。我们证明了我们的算法的正确性和概率完备性，并说明了我们的框架的效率和有效性的几个案例研究。我们的研究结果显示了一个数量级的加速比最先进的。
2022-10-04 cs.FL cs.RO cs.SY
Maximally Permissive Controlled System Synthesis for Modal Logic
Eindhoven University of Technology（埃因霍温理工大学）
本文提出一种非确定自动机受控系统综合新方法，支持死锁自由、不变量和可达性表达。通过限制Kripke结构的行为，使系统符合模态逻辑要求，实现最大宽容性，融合Ramadge-Wonham监督控制的核心概念。
2014-08-14 cs.FL cs.LO cs.SY
Automatic Trajectory Synthesis for Real-Time Temporal Logic
University of Notre Dame（圣母大学）
许多安全关键型系统必须在保证安全性和正确性的情况下实现高级任务规范。最近的进展已经取得了这一目标，通过控制器的时序逻辑规范的合成。然而，现有的方法仅限于相对简短和简单的规格。此外，现有的方法要么考虑一些事先离散化的状态空间，只处理一个凸的时间逻辑片段，或不证明完整。我们提出了一个可扩展的，可证明完整的算法，合成连续的轨迹，以满足非凸\gls*{rtl}规范。我们分离离散任务规划和连续运动规划的飞行和利用高效的布尔可满足性（SAT）和\gls*{lp}求解器找到动态可行的轨迹，满足非凸\gls*{rtl}规格的高维系统。所提出的设计算法被证明是健全和完整的，仿真结果表明我们的方法的可扩展性。
2020-09-14 cs.FL cs.RO cs.SY
Controller Synthesis of Collaborative Signal Temporal Logic Tasks for Multi-Agent Systems via Assume-Guarantee Contracts
针对动态耦合多智能体的协同STL任务，提出连续时间假设-保证契约组合框架与分布式闭式反馈控制器，保证局部契约满足即可实现全局任务。
2025-03-05 cs.MA cs.SY eess.SY
OpenABC-D: A Large-Scale Dataset For Machine Learning Guided Integrated Circuit Synthesis
New York University（纽约大学）
逻辑综合是集成电路（IC）设计中一个具有挑战性且研究广泛的组合优化问题。它将使用Verilog等程序设计语言的硬件高级描述转换为优化的数字电路网表，即实现功能的互连布尔逻辑门网络。由于ML在解决其他领域的组合和图形问题方面的成功，ML引导的逻辑综合工具的设计越来越受到关注。然而，没有标准的数据集或原型学习任务定义为这个问题域。在这里，我们描述了OpenABC-D，一个大规模的，标记的数据集，通过综合开源设计与领先的开源逻辑合成工具，并说明其在开发，评估和基准ML引导的逻辑合成的使用。OpenABC-D具有中间和最终输出，其形式为从1500次合成运行产生的870，000个与反相器图（AIG）加上标签，例如优化的节点计数和延迟。我们在这个数据集上定义了一个通用的学习问题，并对现有的解决方案进行了基准测试。与数据集创建和基准测试模型相关的代码可以在https：//www.example.com上找到。github.com/NYU-MLDA/OpenABC.git生成的数据集可通过https：//www.example.com获得archive.nyu.edu/handle/2451/63311
2021-10-21 cs.AI cs.LG cs.SY
Synthesizing Switching Logic to Minimize Long-Run Cost
UC Berkeley（加州大学伯克利分校）；SRI International（国际SRI研究所）
针对多模态动力系统，提出一种通过将合成问题转化为无约束数值优化问题来自动生成切换逻辑的方法，以最小化系统长期运行成本。
2011-05-05 cs.SY eess.SY math.OC
Controller Synthesis of Wind Turbine Generator and Energy Storage System with Stochastic Wind Variations under Temporal Logic Specifications
在本文中，我们提出了一种控制器综合方法的风力涡轮发电机（WTG）和能量存储系统的度量时序逻辑（MTL）规范，可证明的概率保证在随机环境中的风力发电。MTL规范是对电网频偏、WTG转子速度变化和不同线路的功率流约束的要求。提出了随机控制互模拟函数，该函数以概率的方式限制了切换随机控制系统和切换标称控制系统的轨迹的发散，通过求解确定性控制系统标称轨迹的优化问题，设计了一个前馈控制器，该前馈控制器对初始状态变化和随机不确定性具有鲁棒性.然后，我们从模拟轨迹的数据生成反馈控制律。我们实现了我们的控制方法的四节点系统和九节点系统，并测试了该方法的有效性与发电损失的干扰。我们还测试了反馈控制器的优势时，意外的干扰发生的前馈控制器。
2019-11-26 cs.LO cs.SY eess.SY
Synthesis of Discounted-Reward Optimal Policies for Markov Decision Processes Under Linear Temporal Logic Specifications
针对一般线性时序逻辑（LTL）规范下的折扣马尔可夫决策过程，提出了一种寻找关于报酬函数的最优策略的方法。以前的工作要么集中在最大化有限持续时间任务下的累积奖励目标，由句法共同安全的LTL指定，要么最大化持久的平均奖励（例如，监视）任务。本文通过引入一对占用测度来分别表示LTL满意度目标和期望折扣奖励目标，扩展和推广了这些结果。这些占用措施，然后连接到一个单一的政策，通过一个新的减少导致在一个混合整数线性规划的解决方案提供了一个最佳的政策。我们的公式也可以扩展到包括额外的约束条件的二级奖励功能。我们说明了我们的方法的有效性，在机器人运动规划的背景下，复杂的任务不确定性和性能目标。
2021-03-22 cs.FL cs.SY eess.SY
Towards Efficient Controller Synthesis Techniques for Logical LTL Games
本文将经典有限状态不动点算法扩展到符号逻辑 LTL 博弈，并在 GenSys-LTL 中实现，可计算最大获胜区域与最大宽容控制器，相对现有方法取得46.38倍加速。
2023-08-21 cs.FL cs.LO cs.SC
Correct-by-synthesis reinforcement learning with temporal logic constraints
University of Pennsylvania（宾夕法尼亚大学）；University of Bremen（不来梅大学）；DFKI GmbH（德国人工智能研究中心）
本文提出一种通过时序逻辑约束的正确性合成强化学习方法，结合最大许可策略和maximin-Q学习算法，实现系统满足规格的同时优化未知性能指标。
2015-03-05 cs.GT cs.LG cs.LO
